华为何庭波发文披露麒麟2026逻辑折叠实测数据

IT时代网9月4日消息，一篇发布于 ChinaXiv 的预印本论文今日对外公开，华为工程师何庭波详细披露了韬（τ）定律的底层原理，并放出麒麟 2026 芯片的实测数据。行业长期认为 3D 堆叠会带来严重的发热难题，这份实测给出了不一样的答案。

传统摩尔定律依靠缩小晶体管几何尺寸实现性能迭代。受限外部条件，华为无法继续用 EUV 极紫外光刻向下推进制程，转而压缩信号在芯片内部传输的特征延迟，逻辑折叠正是这一路线的核心落地技术。

逻辑折叠依托 3D 混合键合工艺，把原本平铺的电路拆成多层垂直堆叠的硅片裸片，用微米级垂直互连桥接各层，把漫长的水平走线换成极短的垂直跳转。麒麟 2026 实现 1.5 微米键合节距、5000 万根垂直互连；按论文表述，下一代麒麟 2027 已达成 1 微米节距，垂直互连数量突破 1 亿根。

作为首款落地逻辑折叠的移动 SoC，麒麟 2026 在单代迭代中将晶体管密度从每平方毫米 1.55 亿提升至 2.38 亿。论文同时预计，三年内将实现 720 纳米顶层金属节距，垂直互连做到 1 亿根以上。

注：本文综合自IT之家等，文中包含AI辅助创作的内容。