SK海力士SSD控制器将内置自研小核

IT时代网10月14日消息，SK海力士计划在其SSD控制器中放入自研的小型CPU核心，以分担主处理器负担，应对固态硬盘速度不断攀升带来的处理压力。

这款自研核心被称为H-TPU，采用四阶段流水线、顺序执行，不是超标量设计，也不使用乱序单元，并非用于AI计算的张量处理器。它专门负责读写命令处理、元数据管理与缓冲控制等重复性任务，并配有专用编译器及其他开发工具。

存储控制涉及100多项细项功能，不适合由单一CPU承担。SK海力士将这些功能拆分，分散到数十个小TPU集群中，H-TPU总数超过100个，每个核心承担专门职责。

据悉，每个H-TPU的功耗约为主CPU核心的2.5%，面积占比约4%。主CPU仍负责错误恢复、异常处理与存储策略管理，H-TPU的定位是分担而非替代；某一I/O操作不需要的核心会进入最低功耗模式。

分摊负载的做法在行业内已有先例。Marvell的PCIe 6.0控制器Bravera SC6使用12个Cortex-R82核心、3个Cortex-M7核心与一个安全用Cortex-M3，其PCIe 5.0前代SC5则配备10个R8与M7核心加一个M3，核心数量随PCIe速度提升而增加。群联的CoXProcessor将Cortex-R5核心与硬化宏配对以卸载重复固件任务，企业级X1控制器使用两个R5核心加最多32个微核，每个微核专注一两项任务。H-TPU将这一思路推向了更大规模。

SK海力士已公布的多项专利也描述了类似的大小核分工。其中一项2020年11月首次在韩国申请的专利详述了由CPU负责的控制平面与多个小处理器组成的I/O平面，小处理器按任务分为四组。

据报道，SK海力士拟将H-TPU应用于其全部NAND产品，包括下一代企业级SSD控制器。在企业级固态硬盘对IOPS的无尽追逐中，这一设计有望缓解主控的扩展压力。

编辑：林一舟